发 帖  
【四旋翼飞行器】76小时吃透四轴算法!史上最强软硬结合实战项目,👉戳此立抢👈
[问答] IO Planning (PlanAhead) post-synthesis时报错
432 RTL FPGA
分享
各位大佬好:小弟刚刚接触FPGA验证,按照网上教程学习时,在RTL仿真结束,做UCF时,遇到如下问题:
1. 如果双击IO Pin Planning - post-synthesis时,会报错,报错如下图所示</div>2. 如果双击IO Pin Planning - pre-synthesis时,不会报错,但IO Port里什么引脚都没有,这两个问题该怎么解决呢?
请各位赐教
1.png
如下是第一个问题的截图:
3.png
如下是第二个问题的截图:
2.png



0
2018-12-20 15:09:39   评论 分享淘帖 邀请回答
2个回答
软件是激活的吗?评估版的可能会出这个问题哦
最佳答案
2018-12-20 15:09:40 评论 举报
看下你的图,把输入输出和时钟亮出来,话说你指定了UCF没
2018-12-20 16:23:45 评论 举报

撰写答案

你正在撰写答案 如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
高级模式
您需要登录后才可以回帖 登录 | 注册
我要提问
课程
    关闭

    站长推荐 上一条 /8 下一条

    快速回复 返回顶部 返回列表